I de siste årene, med den raske utviklingen av datamaskiner, digitale nettverk og fjernsynsteknologier, har folks etterspørsel etter TV-bilder av høy kvalitet fortsatt å øke, og mitt lands radio- og tv-industri har gjennomgått en rask utvikling og rask utvikling. Den digitale TV -satellittsendingen, som ble lansert for fire år siden, har nå dannet en betydelig skala. Digitalt videoopptak, digitale spesialeffekter, ikke-lineære redigeringssystemer, virtuelle studioer, digitale kringkastingsbiler, harddisksystemer for nettverk og robotiske digitale avspillingssystemer har suksessivt gått inn på CCTV og provinsielle og kommunale TV-stasjoner. Standard HD-digital SDTV/HDTV med høy oppløsning har blitt oppført som et stort nasjonalt prosjekt for vitenskapelig forskning, og pilotutsendelsen har blitt utført på Central Radio and Television Tower. For tiden har mitt lands digitale TV-programproduksjon og digital fjernsynssendinger blitt intensivt promotert, og "Ellevte femårsplanen" vil være forberedelsesperioden for det generelle skiftet av mitt lands digitale TV, og et viktig stadium i overgangen av kringkastings- og fjernsynssystemet fra analogt til digitalt.
Denne designen er designet for å takle denne trenden og for å dekke den store etterspørselen i markedet etter multi-channel ASI/SDI digitalt videosignalutstyr. Det er et optisk overføringsutstyr som bruker tidsmultiplexeringsteknologi for å samtidig overføre to ASI/SDI digitale videosignaler i en optisk fiber. Denne designen kan legge et solid grunnlag for utviklingen av mer høyhastighets asynkront digitalt signaloptisk overføringsutstyr i fremtiden.
1. Systemimplementeringsplan
ASI/SDI -seriell signal omformes av utjevningskretsen og konverteres til et sett med differensialsignaler; så trekkes klokken i signalet gjennom klokkegjenopprettingskretsen for bruk i neste dekoding og synkronisering av signalet; etter å ha passert gjennom dekodingskretsen, blir det serielle høyhastighetssignalet omdannet til et parallelt lavhastighetssignal for å forberede den neste elektriske multipleksingsprosessen; til slutt synkroniseres det asynkrone signalet med den lokale elektriske multiplexeringsklokken gjennom justeringen av FIFO -kretsen, og realiserer derved den lokale elektriske multipleksingen; Den overføres deretter til mottakerenden gjennom den elektriske/optiske konverteringen til den optiske modulen. Etter å ha mottatt signalet, passerer mottakerenden gjennom en serie omvendte konverteringskretser for å gjenopprette det originale ASI/SDI -serielle signalet for å fullføre hele overføringsprosessen.
I denne designen er den elektriske multipleksingsteknologien til ASI/SDI -signaler nøkkelen til hele den tekniske lenken. Fordi ASI/SDI -signalhastigheten som kreves for effektmultipleksering i prosjektet er veldig høy, når standardhastigheten 270 Mbit/s, og det er ikke en homolog signalmultipleksering, det er vanskelig og uøkonomisk å direkte multiplekse signalet, og det må gjenopprettes først. Klokken på hvert signal konverterer det høyhastighets serielle signalet til et lavhastighets parallelt signal, og justerer deretter klokkehastigheten til hvert signal gjennom FIFO-brikkekretsen for å oppnå synkronisering med den lokale klokken, og multipliserer deretter de to elektriske signalene gjennom den programmerbare brikken, og deretter innse tidsdelingsmultiplexoverføringen. Først etter denne serien med signalbehandlingsprosedyrer kan en jevn demultiplexeringsprosess realiseres i mottakerenden, som også er det viktigste tekniske punktet i designet.
I tillegg er låsing av elektrisk multipleksing også et problem. Jo flere signalkanaler, jo høyere hastighet, desto vanskeligere er det å låse, og jo høyere er de tekniske kravene til utformingen av kretskortet. Dette problemet kan løses veldig godt gjennom ulike behandlinger som rimelig plassering av forskjellige komponenter og vitenskapelig filtrering av rot.
2. Maskinvarekrets
I denne designen er hovedbruken det siste kraftige og stabile digitale video -brikkesettet fra National Semiconductor. Dekodings- og seriell/parallell konverteringsbrikke er CLC011; kodings- og parallell/seriell konverteringsbrikke er CLC020; klokkegjenopprettingsbrikken er LMH0046; den adaptive kabelutjevningsbrikken er CLC014; CPLD -brikken er LC4256V fra LATTICE; FIFO -brikken er IDT72V2105 fra IDT.
Utjevningsdelen av kretsbehandlingsprosessen er vist i figur 2. Det kan ses fra figur 2 at ASI/SDI-seriens signal med en ende inngang omformes etter å ha passert gjennom utjevningskretsen og konvertert til et sett med differensialsignaler, som er klar for den påfølgende klokkegjenopprettingsprosessen. Etter å ha passert utjevningskretsen, blir signalkvaliteten sterkt forbedret, og inngangs- og utgangssignalbølgeformene sammenlignes som vist i figur 3.
Figur 2 Balanserende del av kretsbehandlingsprosessen
Figur 3 Bølgeform -sammenligning av utjevningskretsen
Klokkegjenopprettingsdelen av kretsbehandlingsprosessen er vist i figur 4. Det kan ses fra figur 4 at arbeidsmodusen til brikken er riktig innstilt, en 27M klokke er tilgjengelig lokalt for klokkegjenopprettingsbrikken, den balanserte høye -hastighetsdifferensialsignal sendes inn til brikken, og det serielle signalet gjenopprettes etter at brikken er behandlet Klokkesignalet i den brukes av følgende dekodingsdel av kretsen. Samtidig kan brikken også støtte klokkegjenoppretting for HD-signaler.
Figur 4 Klokkegjenopprettingsdel av kretsbehandlingsprosessen
Prosessen med å dekode en del av kretsen er vist i figur 5. Det kan ses fra figur 5 at seriell klokke og serielle data som gjenopprettes av klokkegjenopprettingsbrikken, blir lagt inn i dekodingsbrikken, etter seriell/parallell konvertering, 10-bits parallelle data og 27M parallellklokke sendes ut for å forberede klokken for den følgende FIFO -kretsen Juster bruken. Tidsdiagrammet for signalene i hver arbeidsmodus er vist i figur 6.
Figur 5 Dekoding av en del av kretsbehandlingsprosessen
Figur 6 Signaltidsdiagram for hver modus
FIFO -delen av kretsbehandlingsprosessen er vist i figur 7. Blant dem bruker leseklokken 27M parallellklokken som er gjenopprettet av kodingskretsen, og skriveklokken bruker den lokale 27M -klokken. Det 10-bits parallelle signalet som passerer gjennom FIFO synkroniseres med den lokale klokken gjennom justering for å forberede den påfølgende inngangen til CPLD for elektrisk multiplexering. Den elektriske multipleksingsprosedyren til CPLD er som følger, blant hvilke 2BP-S er multiplexingsprosedyren, og 2BS-P er demultiplexingsprosedyren.
Figur 7 FIFO del av kretsbehandlingsprosessen
Architecture SCHEMATIC of 2BP-S er
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Signal N_25: std_logic;
Signal N_12: std_logic;
Signal N_13: std_logic;
Signal N_15: std_logic;
Signal N_16: std_logic;
Signal N_17: std_logic;
Signal N_21: std_logic;
Signal N_22: std_logic;
Signal N_23: std_logic;
Signal N_24: std_logic;
Begynn
I30: G_D Port Map (CLK => N_25, D => N_13, Q => N_22);
I29: G_D Port Map (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT portkart (I => N_22, O => Q0);
I33: G_OUTPUT portkart (I => N_23, O => Q1);
I2: G_INPUT portkart (I => CLK, O => N_25);
I7: G_INPUT portkart (I => A, O => N_12);
I8: G_INPUT portkart (I => LD, O => N_21);
I6: G_INPUT portkart (I => B, O => N_15);
I12: G_2OR portkart (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 portkart (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND portkart (A => N_21, B => N_12, Y => N_13);
I20: G_2AND portkart (A => N_21, B => N_15, Y => N_17);
Avslutt skjematisk;
Arkitektur SCHEMATIC av 2BS-P er
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Signal N_5: std_logic;
Signal N_1: std_logic;
Signal N_3: std_logic;
Signal N_4: std_logic;
Begynn
I8: G_OUTPUT portkart (I => N_4, O => Q0);
I1: G_OUTPUT portkart (I => N_5, O => Q1);
I2: G_INPUT portkart (I => CLK, O => N_3);
I3: G_INPUT Port Map (I => SIN, O => N_1);
I7: G_D Port Map (CLK => N_3, D => N_4, Q => N_5);
I4: G_D Port Map (CLK => N_3, D => N_1, Q => N_4);
Avslutt skjematisk;
Den kodende delen av kretsbehandlingsprosessen er vist i figur 8. Etter å ha mottatt dataene, gjenoppretter den mottakende optiske modulen parallelle data og synkron klokke gjennom demultiplexeringsprogrammet til CPLD, og gjenoppretter deretter det originale høyhastighets serielle signalet gjennom kodende brikkekrets, som endelig sendes ut av overføringsenheten etter å ha blitt drevet av kabeldriverbrikken. Fullfør hele overføringsprosessen. Blant dem er signalsekvensen til kodingskretsdelen vist i figur 9.
Figur 8 Kode del av kretsbehandlingsprosessen
Figur 9 Signaltidsdiagram for kodingskretsen
3. avslutningsord
Utformingen av det CPLD-baserte asynkrone ASI/SDI-signalet elektrisk multiplexering optisk overføringsutstyr bruker den nyeste ASI/SDI-signalet elektrisk multiplexering/demultiplexeringsteknologi, som kan realisere tidsdelingsmultipleksering overføring av to signaler, erstatte den forrige bølgedivisjonsmultiplexering Teknologien -basert flerkanals asynkron signaloverføringsmodus sparer produksjonskostnader og forbedrer markedets konkurransekraft ytterligere.
Vår andre produkt:
